Metodi di misurazione pratici per il post "Ottimizzazione dei cristalli di quarzo per i circuiti integrati" - Sezioni G e 6
All'articolo dell'enciclopedia : Abbinare in modo ottimale i cristalli ai circuiti integrati
Cosa c'è dietro
Un cattivo layout della PCB può rendere inutilizzabile anche un cristallo selezionato in modo ottimale. Allo stesso tempo, il layout influisce contemporaneamente su diverse proprietà: capacità parassita, riserva di Rneg, jitter, comportamento EMC e risposta ai transienti. Questo post descrive un test strutturato che viene utilizzato per convalidare definitivamente il layout di un cristallo sulla scheda finita.
Lista di controllo del layout (controllo della progettazione)
Prima della misurazione, il layout viene controllato rispetto alle regole di progettazione stabilite:
| Regola | Criterio | Test |
|---|---|---|
| Posizione | Quartz + C1, C2 direttamente su IC | Distanza < 5 mm da XIN/XOUT |
| Simmetria | Linee C1/C2 di uguale lunghezza | ±1 mm di differenza |
| Isolamento | Nessun segnale sotto o accanto al quarzo | Anello di bordo intorno al quarzo ≥ 2 mm |
| piano di massa | Nessun piano GND direttamente sotto il quarzo | recesso su tutti gli strati |
| Isola di GND | Area GND dedicata per C1, C2 | Connessione dedicata al GND principale |
| Alloggiamento in quarzo | Pad #2/#4 su GND (ceramica a 4 pad) | collegamento diretto, < 1 mm |
| protezione | Nessun cambiamento di strati sotto il quarzo | Vias fuori |
| EMV | Distanza dalle linee dell'orologio | ≥ 5 mm dalle linee dell'orologio |
| Percorsi di umidità/crepitazione | Distanza del rivestimento informale | Considerare l'ambiente ostile |
Convalida del layout basata su misure
Le seguenti misurazioni sulla scheda finita rivelano le tipiche debolezze del layout:
Validazione 1: Misura del jitter all'uscita dell'oscillatore
- Oscilloscopio ≥ 1 GHz con funzione di analisi del jitter (jitter di periodo, jitter da ciclo a ciclo)
- Punto di misura: uscita del segnale di clock pilotato dall'oscillatore a cristallo (uscita PLL, pin SYSCLK, pin baud rate UART)
- Aspettativa: jitter di periodo < 30 ps RMS per applicazioni standard; < 10 ps RMS per USB, Ethernet, HDMI
Un aumento del jitter (< 50 ps RMS) indica un accoppiamento da segnali vicini, una messa a terra non corretta o un livello di pilotaggio troppo basso.
Validazione 2: pre-test EMC - sonda in campo vicino
- Sonda in campo vicino (campo H, diametro 10-30 mm) con analizzatore di spettro o Signalhound BB60C
- Scansione dell'area tramite quarzo, condensatori e circuiti integrati
- Aspettative: frequenza fondamentale visibile, chiaramente dominante. Armoniche attenuate.
Segnali di allarme: armoniche elevate (> 3° ordine) o emissioni chiare in punti lontani dal cristallo indicano problemi di accoppiamento e layout. (Si veda anche il caso di studio https://www.petermann-technik.de/praxis-wissen/40mhz-quarz-emv-verbessern-fallbeispiel.html
Validazione 3: Forza di accoppiamento VCC
- Immettere un iniettore di rumore o un generatore di funzioni nella linea VCC (50 - 200 mVpp di rumore, larghezza di banda 10 kHz - 100 MHz)
- Osservare la stabilità di frequenza e il jitter in uscita
Aspettative: la frequenza varia di < 2 ppm, il jitter rimane entro l'intervallo specificato. Forti deviazioni indicano un disaccoppiamento VCC locale insufficiente sul circuito integrato dell'oscillatore.
Validazione 4: avvio a freddo
- Camera climatica a -40 °C (o spray freddo), VCC a Vmin
- Almeno 30 processi di accensione. Ognuno di essi deve svolgersi in modo sicuro (vedere il post sui tempi di avvio)
L'errore di layout più comune che emerge in questo caso: Cpar troppo alto, che fa sì che |-Rneg| scenda sotto la VES nel caso peggiore.
Validazione 5: Profilo di temperatura sull'alloggiamento di quarzo
- Telecamera per immagini termiche o termocoppia direttamente sull'involucro di quarzo
- Aspettativa: involucro di quarzo < 5 K sopra la temperatura ambiente
Se il quarzo si riscalda in modo significativo (10 K), il livello di pilotaggio è troppo alto - si veda il post sulla misurazione del livello di pilotaggio. Le conseguenze sono l'invecchiamento accelerato e la deriva.
Frequenti errori di layout e loro firma di misura
| Errori di layout | Firma di misura tipica | Rimedio | |
|---|---|---|---|
| Area GND sotto il quarzo | Spostamento di frequenza da +5 a +20 ppm, Cpar > 4 pF | Taglio del GND su tutti i livelli | |
| Conduttori lunghi (> 10 mm) | Aumento del jitter, allungamento del tempo di avvio | accorciamento del routing, quarzo più vicino all'IC | |
| C1/C2 posizionati asimmetricamente | Ampiezze diverse su XIN/XOUT, livello di pilotaggio asimmetrico | Instradamento simmetrico | |
| Linea di clock vicina al quarzo | Bande laterali nello spettro, aumento del jitter di fase | Distanza ≥ 5 mm, se necessario. Conduttore GND in mezzo | |
| Nessun condensatore di blocco locale (100 nF) su IC VCC | Nessun condensatore di blocco locale (100 nF) su IC VCC | Deriva di frequenza con variazioni di carico | 100 nF su IC VCC.25cm;">100 nF + 10 nF il più vicino possibile al circuito integrato |
| Viasotto quarzo | Aumento del jitter, scarsa EMC | Via spazio libero sotto il quarzo, regolare l'instradamento | |
| Padiglioni di alloggiamento del quarzo fluttuanti | Sensibile alla vicinanza delle mani, accoppiamento EMC | Pad #2/#4 direttamente su GND |
Approvazione del progetto definitivo
Raccomandiamo una tabella di test riassuntiva prima dell'approvazione della serie. Tutti i punti devono essere superati al punto di funzionamento peggiore (Vmin, -40 °C o +85 °C a seconda dell'applicazione, tolleranza del componente peggiore):
| Punto di prova | Obiettivo | Accettazione |
|---|---|---|
| Accuratezza della frequenza a +25 °C, Vnom | ± < 5 ppm | Pass |
| Gain-Margin (|-Rneg| / ESR) Worst-Case | ≥ 3 (Industria) / ≥ 5 (Automotive) | Pass |
| Start-Up-Time Worst-Case | < 3× valore tipico a +25 °C | Pass |
| Livello di guida | ≤ 60% del valore della scheda tecnica del quarzo | Pass |
| Period jitter | < richiesta di applicazione | Passa |
| Cpar da metodo di frequenza | entro l'ipotesi di progetto ±0.5 pF | Passa |
| Verifica in campo vicino | nessuna emissione percepibile ad eccezione della frequenza utile del quarzo | Passa |
| Test dei cicli di temperatura 10 cicli -40/+85 °C | nessun fallimento all'avviamento, nessuna deriva > 10 ppm | pass |
Le migliori pratiche di layout in tre righe
Le regole più importanti in sintesi 1. Quarzo + C1, C2 compatti e direttamente sul circuito integrato, instradamento simmetrico, linee corte. 2. Nessun'area GND e nessun segnale sotto il circuito integrato. Nessuna area GND e nessun segnale sotto il cristallo, isola GND dedicata per i condensatori. 3. Alloggiamento delle piazzole #2/#4 sui cristalli ceramici a 4 piazzole su GND - definire questa connessione in anticipo e non cambiarla in seguito per l'equalizzazione della frequenza. |
Altre informazioni
I principi di disposizione sono descritti nella guida pratica "Abbinare in modo ottimale i cristalli ai circuiti integrati" (sezioni G e 6). Questo post integra la guida con la validazione basata su misure sulla scheda finita, dal controllo del jitter all'accettazione del caso peggiore.</p
<p>Hai domande sull'implementazione
I nostri esperti di frequenza vi supporteranno nella scelta del cristallo giusto, nell'esecuzione delle misure sul vostro circuito e nel supporto alla progettazione fino al rilascio in serie.
- Richiedete una consulenza tecnica
- Discutete con noi la vostra applicazione
- Definite e ordinate un cristallo campione
- Richiedete un'alternativa tramite riferimento incrociato
Telefono: +49 8191 305395 Email: info@petermann-technik.de
Il vostro successo è il nostro obiettivo.
